`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date: 2023/11/08 15:56:04
// Design Name: 
// Module Name: uart_rx
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module uart_rx#(
    parameter   UART_DATAWIDTH  =   8,
    parameter   UART_CHECK      =   0,
    parameter   UART_STOP_WIDTH =   1
)(
    input   i_clk       ,
    input   i_rst       ,
    input   i_uart_rx   ,

    output  [UART_DATAWIDTH - 1 : 0]    o_user_rx_data  ,
    output                              o_user_rx_valid 
    );

/*********parameter**********/

/*********wire***************/

/*********reg****************/
reg [15 : 0]                    r_cnt           ;
reg [UART_DATAWIDTH - 1 : 0]    r_o_user_rx_data;
/*********code***************/
always @(posedge i_clk,posedge i_rst ) begin
    if(i_rst)
        r_cnt <= 16'd0;
    else if()
        r_cnt <= 16'd0;
    else if()
        r_cnt <= r_cnt + 16'd1;
    else
    
end

endmodule
